扇出大为什么会导致路径延时比较大

haitaox

   

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   请教一下，如果FPGA复位作为全局多个模块的复位信号，有什么设计方能适当优化其扇出 ...
笑陵韵 发表于 2015-10-8 11:42

                               
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    使用同步复位的方法，复位信号同步到本地时钟域。这样ise会将复位信号作为一般信号处理，就无需考虑扇出问题了。

笑陵韵

   

您可以参考一下xilinx有关复位的两片 white paper。大致的思想是
1.复位可以不用的地方就不用
...
haitaox 发表于 2015-10-8 13:31

                               
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好的，受教了，多谢!!看来平常还是要多充充电才行

ethanper

首先要理解扇出是指什么，一个信号要驱动一个单位电容的负载和100个单位电容的负载的时候他的电压变化速度是不一样的，当电容太大时变化速度会很慢，这个时候就是驱动能力不够了

coyoo

   

您可以参考一下xilinx有关复位的两片 white paper。大致的思想是
1.复位可以不用的地方就不用
...
haitaox 发表于 2015-10-8 13:31

                               
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这个问题讨论的好。

我一直在使用ALTERA的产品，最近听了一堂Xilinx的课，FAE在谈到复位的时候也是建议使用同步复位，这和altera的建议正好相反，可能两家产品内部LE（slice）的结构有些许差异造成。而且FAE提出一个观点“同步复位异步释放”，而altera提出的却是异步复位同步释放，这两个观点应该是截然相反的；非常有意思。困扰了一段时间。

haitaox

回复 24# coyoo


    是的，xilinx一直建议同步复位异步释放的方法

haitaox

回复 23# ethanper


    我觉的只需要在fpga引脚的地方考虑扇出的问题，如果fpga驱动的外部负载电容过大可以增加驱动电流。
    fpga内部的时钟连线会自己考虑驱动的问题，无需用户关心

挂在天边的鱼

回复 26# haitaox


    内部走线工具确实会自己考虑驱动的问题，不会出现驱动不够的问题，但是扇出过大，会导致两个问题，一是负载增加电压变化变缓导致的数据有效窗口缩小，二是同一信号到不同位置的延时会不一样，这样就增加了时序收敛的难度，可能出现无法同时保证到a和到b的时序都满足。所以编译选项里面会有一个最大扇出的设置，超过这个扇出可能就会使用寄存器复制等方式来保证时序。
   扇出大导致电压变化变缓这个不知道影响有多大，但是第二点会很大程度上影响时序收敛。

haitaox

回复 27# 挂在天边的鱼


    嗯，有道理