如何搭建SoC项目的基本Testbench（我的流程）

wzc00703 · 发表于 2015-3-16 20:06:27

目前对于初入门的我来说，了解testbench的全部还有些难度。
毕竟那么多脚本尚且看不懂。
Verilog的好多语法还有些生疏，以往只做过RTL设计。
楼主的文章很清晰，与目前我见到的SOC testbench基本一样。
不过，暂时还接触不到bootloader等等。
土问，ISS到底是个啥啊？仿真器么？是什么形式的？我接触过Wind River的仿真器，在FPGA平台上。

getwkg · 发表于 2015-7-8 18:30:58

回复 3# hezudao

thanks!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

silencefpga · 发表于 2015-7-11 22:30:26

thank you for sharing

silencefpga · 发表于 2015-7-11 23:24:15

thank you for sharing

liujing123 · 发表于 2015-9-30 20:49:36

楼主好牛逼！

LPW · 发表于 2015-12-14 10:16:28

字体看上去好累，很详细，不过好抽象

qiaoyan1518 · 发表于 2015-12-17 16:00:31

学习了

future_chip · 发表于 2015-12-26 11:03:59

谢谢你，辛苦了，写的很好！如果哪天我搞SoC，我一定争取在你基础上作出进一步的补充和完善，并形成体系，Share给更多的人！

yyunju · 发表于 2015-12-26 22:22:46

难得的好帖

duanxindong · 发表于 2016-4-20 15:11:14

very good

[原创] 如何搭建SoC项目的基本Testbench（我的流程）

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