请问同时支持1.2/1.8/3.3V的IO BUFFER该怎么设计？

ovation · 发表于 2014-4-14 17:26:47

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Dear all关于同时支持1.2、1.8、3.3V的IO，面积控制在常规IO PAD的1.5倍以内，速度在200Mhz，请问各位该怎么设计？

fuyibin · 发表于 2014-4-14 19:53:43

似乎不太可能

ovation · 发表于 2014-4-14 20:06:26

回复 2# fuyibin

你好，目前看到的有一个SMIC的IP，在130nm工艺下实现。其面积约80*140，目前根据他的SPEC及IBIS信息可以确认其使用3.3V MOS来实现1.2、1.8、3.3V下的应用。但是在1.2V下，SF/FS corner是无法满足Trise/Tfall要求的。你认为1.2V下的应用，可以用3.3V MOS来实现吗？

fuyibin · 发表于 2014-4-15 06:27:23

回复 3# ovation

1.2 power可以用3.3v IO device，不过很慢，而且还要考虑PVT，电源再降10％。其实很少有1.2V的IO，除了最新的ddr4，但都是专门设计的。

ovation · 发表于 2014-4-15 08:54:54

回复 4# fuyibin
谢谢，你的意思是DDR4是1.2的I/O？其实就算DDR~DDR4全兼容，也就1.2、1.5、1.8、2.5四档，实现的可能性还是很大的。不过目前emmc 4.5协议上是这么规定的,需要支持1.2、1.8、3.3三种。
我看到的SMIC的IP的做法，直接用3.3V MOS实现，1.2V应用，PVT扫一遍，最大最小驱动差别3~4倍，P/N不平衡也非常严重，都远远超出协议规定。不知道这个IP的做法靠谱不？

littlej · 发表于 2014-4-16 13:21:32

主要看你要用什么样的工艺。
55nm/40nm: 一般直接用2.5V IO. 既可以overdrive 3.3V，又可以underdrive 1.8V/1.2V. 不过1.8V/1.2V的速度估计很难上的去。
28nm及以下：用1.8V IO. 做两种buffer，自动切换。对3.3V需要内建LDO。

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