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我用的ISE 14.5的版本,做了7 series 收发器IP,可以仿真,QPLLLOCKOUT可以拉高。但是下载bit流到板子的时候,common 模块不能工作,通过QPLLLOCKOUT 锁定LED,一直是0。该信号一直没有拉高。通过chipscore,如果采样时钟是user_clock的话,会显示“waiting for the core to bearmed” ,采用时钟是系统时钟的话,观察qplllockout信号,一直是0.。。。我不知道为什么。求高手们解答。。。
开发板是vc707- PS:XC7V485T FF1761 -2;
ps:我对common模块的理解,就是给他参考时钟和复位,然后他就会输出两个时钟给gtx模块,还有qplllock 拉高表示,频率稳定。。里面的配置都是生产IP的时候默认的配置。我用的串行速率是10GBPS,参考时钟是250M。 |
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