后端设计IR Drop问题

中华神起

wirebond的供电从四周过来，标准低一些，一般在5%。flipchip可以有很多 bump垂直供电，标准可以更高，一般在3%。

光非

学习了

luofei2021

谢谢分享

JasInShell

kanikanixjj 发表于 2014-8-19 14:53
回复 5# icfbicfb
想请问一下，您说的多打点，是不是power的pin脚多打点？
我也遇到IR drop的问题，但是po ...

第二个问题：做IR的时候会制定ploc或者是pad location之类的文件，比如Redhawk会根据你指定的这个坐标来判断电源的source来源。当然，这是对chip而言，对block而言，power pin的位置，与顶层相接的位置，都是电源的source。

JasInShell

静态：Wirebond一般会给5%，Flipchip由于bump垂直供电，对IR要求严，一般3%。
动态：高度依赖VCD和SAIF等开关状态的文件，不过一般是WB 20%，FC 15%。

fksnb

JasInShell 发表于 2021-12-22 21:47
静态：Wirebond一般会给5%，Flipchip由于bump垂直供电，对IR要求严，一般3%。
动态：高度依赖VCD和SAIF等开 ...

你说的这个是基于什么工艺的?  这个标准是哪来的？
是die内的，还是带package的? 还是从VRM到instance的？

JasInShell

fksnb 发表于 2021-12-27 20:31
你说的这个是基于什么工艺的?  这个标准是哪来的？
是die内的，还是带package的? 还是从VRM到instance的 ...

干嘛跟我杠啊  兄弟 技术交流 有问题说你观点就行了

要问来源，SMIC的Sign-off标准你可以看看啊，里面你说的带不带package和VRM到Inst的都没有提呢，满意了不？
人家Foundry只说了在什么Corner和RC下的标准，你加什么寄生信息是你的事情。

至于Package，业界主流的RH，也就让你提供了PG Pad PKG的RLC参数，真正设计PKG的，光靠三个RLC就说明寄生了？那PKG热效应哪几个参数来保证呢？
再说到VRM，或者是LDO，所有的输出都有纹波电压和纹波电流，并联几个电容都是板级设计的关键，我要是从VRM LDO都考虑，我做板级设计去了，搞什么后端？

IR-Drop只考虑的是从Pad到Inst上的Drop，其他的寄生信息，都是辅助分析的，并非设计相关。你可以随意argue我。

fksnb

JasInShell 发表于 2021-12-28 22:03
干嘛跟我杠啊  兄弟 技术交流 有问题说你观点就行了

要问来源，SMIC的Sign-off标准你可以看看啊，里面你 ...

1. 干嘛跟我杠啊  兄弟 技术交流 有问题说你观点就行了A: 你那句话看出来我是在杠了？？？ 我是请教你， 不太明白才问的 不知道你哪来的那么大火气？
2. 要问来源，SMIC的Sign-off标准你可以看看啊，里面你说的带不带package和VRM到Inst的都没有提呢，满意了不？....
A: 不管是SMIC还是TSMC 我只看到过5%的标准，没见过3%的。虽然 现在n5/n7/n12 静态标准都在3%以及以下，动态都在10%以及以上。但是都是别人口口相传的，我从来没见过标准的推荐或者说明。看你比较专业才问你的， 不知道你哪来的那么大火气？？
3. 至于Package，业界主流的RH，也就让你提供了PG Pad PKG的RLC参数，真正设计PKG的，。。。
A: 虽然foundry的 physical design signoff推荐没有提，但是对于先进工艺，做IR drop的时候都会带着package去看。。我不太明白 这个标准又是怎么来的？所以想请教下你，没想到你这么大火气啊？？？ 多说一句，热效应不是后端考虑的问题，首先我们功耗分析已经考虑了温度最高，你要是再往高了算，那就没完没了。而且本身 package/pcb都会去做热仿真，不用做IR drop的去关心啦。
4. 再说到VRM，或者是LDO，所有的输出都有纹波电压和纹波电流，并联几个电容都是板级设计的关键，我要是从VRM LDO都考虑，我做板级设计去了，搞什么后端？
A: 我是看你的动态标准已经到了15-20%，所以想问下是跑的全链路PI 还是只是die内的IR？如果要是你的die内已经20%了。你刚才说的考虑的从pad到inst, 那么你的电源纹波要多少才能满足要求？不管是从你的电源芯片还是 LDO/PMU 到你的PAD上，还要有压降。那你的芯片什么样的PVT 才能保证你这20%+的电压降幅？当然，后面是pi/si team考虑的，但是从全链路去看的话，实在是不明白。所以才想问清楚你的标准，请教一下你，不知道你哪来的那么大火气？？？？

JasInShell

fksnb 发表于 2021-12-29 21:13
1. 干嘛跟我杠啊  兄弟 技术交流 有问题说你观点就行了A: 你那句话看出来我是在杠了？？？ 我是请教你，  ...

OK ，是这样，看起来您也很懂，请教谈不上，咱们讨论问题。

首先，PKG的热效应和Die的corner是两码事，我的意思是，带PKG是必须的，但是分析的时候仅仅有RLC三个参数，并没有带温度信息，并且壳温与结温是不对等的，是靠功率耗散往里推的，我们的T是代表不了PKG的温度的，因此我说带PKG的分析其实也是不准的，我们通常看Pad到Inst满足15%~20%，留一些Margin给PKG，芯片是不会因为IR有Timing Violation的。
其次，本身Sign-off中对于Interconnect RC，在相同的Timing PVT下，IR通常都是用RCMax来分析的，这样本身比Timing的Scenario悲观一些，这又留了一定的Margin。
最后，想说一句板级的LDO或者PMIC的问题。Datasheet上会详细标注输出电压纹波和外围电路设计的方法，这是选型的问题，并且板级的金属线宽厚又比Chip PKG及Interconnect的大很多，线损可以忽略不计，用TEK 5系的500M带宽的示波器，纹波差不多0.5%，基本忽略。且周围又有很多的滤波电容，来保证电压精度，同时LDO和PMIC的驱动电流也留给chip至少20%~30%的margin，以应付峰值功耗，所以电压是不会被拉下来的，达到耗散功率之后，管子过饱和，电流上不去，电压才会下来，所以chip设计的时候一般不会想着板级的事情，默认是个无穷的电流源，因此IR分析，我们看Pad到Inst满足我所说的就OK了，这些Margin足够，Timing就不会出问题。至于Dyn的标准，其实SMIC和TSMC都没有提过，因为强烈依赖于版图设计和FE的仿真，他们没办法量化的。

HOU_TX

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