AMBA总线上传输响应问题

breezee123

小弟最近学习一款ARM CPU在FPGA上进行仿真，在替换FPGA模型过程中RAM和ROM均不能正确仿真，经检查是RAM和ROM均有一个时钟周期的延时。想来想去是不是需要在AMBA上修改信号参数，如设置输出传输响应信号HREADYOUT向后延时一个周期。但是小弟不知道的是应该怎样修改verilog代码。