大家好，我是《Verilog编程艺术》的作者，欢迎大家的反馈和提问

长安客2014 · 发表于 2014-6-25 22:18:54

请教老师一个问题啊，我的工程是用VHDL写的，但是测试文件使用Verilog写的，我想在测试文件里访问底层VHDL模块中的某个信号，这个怎么实现啊？我知道Verilog可是用路径名加.访问，但是访问VHDL的我就不清楚了

weijiaming · 发表于 2014-6-26 07:58:23

@长安客2014
对不起，我没有做过Verilog+VHDL仿真。
但是，我想你可以在查看波形软件中，看到各个层次信号的名字，然后用路径名加.就可以访问到吧。
如果你用Synopsys的DVE，可以直接把某一个信号名字直接拷贝出来，包含各个层次。

冷月飞虹 · 发表于 2014-6-26 09:04:31

回复 1# weijiaming

我在书店里看过这本书，还是很不错。不过我现在开始使用systemverilog来做设计，希望老师能出一本systemverilog电路设计的书籍。

woftever · 发表于 2014-6-29 21:45:28

没人带，数字IC怎么自学进门

weijiaming · 发表于 2014-6-29 21:52:04

@woftever
这个真不好说，看你是在大学，还是在公司，如果在公司做项目，那学起来就飞快。

15829023536 · 发表于 2014-6-30 12:54:24

光看目录，就觉得是一本给新手上路的好书，内容比较全面。不过我还没买，太贵了有点儿。

appleyuchi1 · 发表于 2014-6-30 16:21:04

回复 3# weijiaming

我感觉整本书就是一本拿来翻翻还行的书，没有实质的内容，看目录就知道可供学习的代码很少

weijiaming · 发表于 2014-6-30 22:55:33

weijiaming · 发表于 2014-6-30 22:58:11

再剔除5个无关的好评，就有15/23。

hhc789 · 发表于 2014-7-1 22:54:13

回复 9# weijiaming

老师，怎么加入群里。

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