大家好，我是《Verilog编程艺术》的作者，欢迎大家的反馈和提问

黄昏又见

我的感觉还不错，，，，，，

huangxjmail

有电子版才是真理

QJ2012

废话特别多，一说就一吨，

juller

还没看过，改天买本看看

aircastle

回复 1# weijiaming


    大神啊！

lihaowxd

牛~~~~~~

weijiaming

zijidingyixia

weijiaming

本书更正错误 Page 347，33.4
例子：同步多位数据
module sync_data
  #(parameter width = 1)
  (input               in_rst_n,
   input               in_clk,
   input               in_pulse,
   input [width-1:0]   in_data,
   input               out_rst_n,
   input               out_clk,
   output [width-1:0]  out_data);
   wire out_pulse;
   sync_pulse           sync_pulse_i
     (.in_rst_n         (in_rst_n),
      .in_clk           (in_clk),
      .in_pulse         (in_pulse),
      .out_rst_n        (out_rst_n),
      .out_clk          (out_clk),
      .out_pulse        (out_pulse) );
   reg [width-1:0] R0_data;
   reg [width-1:0] R1_data;
   always @(posedge out_clk or negedge out_rst_n)
     begin
        if (!out_rst_n) begin
           R0_data <= 0;
           R1_data <= 0;
        end
        else if (out_pulse) begin
           R0_data <= in_data;
           R1_data <= R0_data;
        end
     end
   assign out_data = R1_data;
endmodule

改为如下，
例子：同步多位数据
module sync_data
  #(parameter width = 1)
  (input               in_rst_n,
   input               in_clk,
   input               in_pulse,
   input [width-1:0]   in_data,
   input               out_rst_n,
   input               out_clk,
   output [width-1:0]  out_data);
   wire out_pulse;
   sync_pulse           sync_pulse_i
     (.in_rst_n         (in_rst_n),
      .in_clk           (in_clk),
      .in_pulse         (in_pulse),
      .out_rst_n        (out_rst_n),
      .out_clk          (out_clk),
      .out_pulse        (out_pulse) );
   reg [width-1:0] R_data;
   always @(posedge out_clk or negedge out_rst_n)
     begin
        if (!out_rst_n)
           R_data <= 0;
        else if (out_pulse)
           R_data <= in_data;
     end
   assign out_data = R_data;
endmodule

weijiaming

本书更正错误
Page 405 和 Page 406
   integer run_case
   initial begin
      $value$plusargs ("run_case=%d", run_case);
      $display ("run_case = %3d", run_case);
      case (run_case)
        0: test_case_0;
        1: test_case_1;
        2: test_case_2;
      endcase
   end

改为如下
   integer test_case
   initial begin
      $value$plusargs ("test_case=%d", test_case);
      $display ("test_case = %3d", test_case);
      case (test_case)
        0: test_case_0;
        1: test_case_1;
        2: test_case_2;
      endcase

天花了费

回复 1# weijiaming


   能把你设置的.emacs,贴出来吗？我按照你的方法，安装emacs，但是不会设置，直接抄书上的，嫌太麻烦了。