latch造成hold time违例

belamy

一个设计里用了很多latch，pr的时候在和latch相关的很多路径有巨大的hold time违例，造成encounter去修时序插了巨多delay cell，也影响到其他地方的时序.

      所有latch的使能信号和数据的关系在设计里已经考虑了，余量很大，肯定不会锁错数据。有没什么好的办法去约束这种latch相关的设计和路径。

     我想到一个办法是，把所有latch放在一个模块里，这个模块的输入输出只有这些latch的D，Q和使能端，整个模块就当外部sram用了，然后其他部分自己综合。但是pr的时候还是把这块latch放在一起pr，存在一个问题是怎么在dont touch这块的情况下，把这块当成透明零时序的。

       最好是有不用上面这种调整模块的方法，直接用约束使encounter不做相应latch路径的错误分析和优化。综合的时候是不会的，综合后的电路是正常正确的。

haimo

尽量用库里的latch，其他就不知了。抛砖引玉，等高手吧