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[求助] 求教VCS启动verilog文件时无法打开的问题

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发表于 2014-3-26 11:24:11 | 显示全部楼层 |阅读模式

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错误提示如下:
Parsing design file 'Intro_Top.v'

Error-[V2KS] Verilog IEEE 1364-2000 syntax used
Intro_Top.v, 17
  Verilog 2000 IEEE 1364-2000 syntax used : Ansi style port declaration.

Please compile with +v2k to support this construct.


Parsing design file 'TestBench.v'

Error-[SFCOR]
Source file cannot be opened
  Source file "../../VCS/Extras.inc" cannot be opened for reading due to 'No
  such file or directory'.

Please fix above issue and compile again.
  "TestBench.v", 24
  Source info: `include "../../VCS/Extras.inc"


我是在自己电脑上破解安装的,DC可以正常使用,但VCS启动时,命令vcs -RI xx.v xxx.v 之后就出现上述错误提示。
求教....
发表于 2014-3-26 13:33:41 | 显示全部楼层
Please compile with +v2k to support this construct.
发表于 2014-4-8 21:16:47 | 显示全部楼层
你用的是2001的语法吧?
发表于 2021-9-15 16:20:30 | 显示全部楼层


A1985 发表于 2014-3-26 13:33
Please compile with +v2k to support this construct.


是的,可以正常运行了
发表于 2021-9-15 16:21:24 | 显示全部楼层
eg: vcs -f TestBench.v +v2k
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