上海灿芯brite热招数字前端

brite

各位，灿芯Brite在上海诚聘数字前端工程师，JD如下，敬请有意向者将简历投递至shirley.jing@britesemi.com，谢谢！


主要职责：
1. 参与芯片的架构设计、芯片验证流程的规划和实现；
2. 负责数字电路的微结构的设计及RTL实现;
3. 参与芯片验证环境的建立和实施；
4. 电路综合、时间收敛、面积优化、功耗分析、形式验证等；
5. 设计自动化有关的Script开发；
6. 协助芯片的模块级和系统级验证；
7. 参与芯片的FPGA验证；
8. 参与芯片Bringup的过程；
9. 参与芯片设计流程的制定、开发和维护；


招聘要求：
1. 经验要求：
1) 两年以上大规模数字集成电路设计验证方面的相关经验；
2) arm cpu或dsp以及SOC系统集成相关经验；
3) 至少有一次以上从芯片设计到投片以及芯片系统调试的整个流程的经验；
2. 专业技能：
1) 熟悉数字集成电路设计验证流程，深入理解采用verilog/Vhdl语言进行电路设计；
2) 具备很强的微结构设计能力，并具备一定架构设计能力；
3) 熟悉IP开发的流程；
4) 熟悉典型的通信协议，比如USB、UART、SPI等协议，并有从协议到芯片开发的全过程的经验；
5) 熟悉数字集成电路的设计验证技术和流程，了解System C、Vera、Perl等工具语言，掌握NC/VCS/Model Sim等工具；
6) 熟悉Synopsys、Cadence等前端设计EDA工具和设计流程；
7) 对集成电路制造工艺及制造过程有全面地了解；
8) 了解嵌入式软件设计，能够使用汇编语言和C语言。
9) 电子工程、半导体物理与器件、微电子学或相关专业硕士研究生或以上。

brite

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brite

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jacobshen

现在还在招，这几个月没找到人？几个月前在51上投过，大概近一个月后才回复约面试，因为时间没谈妥所以也就没去。。。

Turbo_Jet

回复 1# brite

你好，

我是一名从事ASIC前端设计的工程师， 我热衷于Verilog 编程(RTL 设计)和算法的构思设计，包括simulation, code coverage check, 和 synthesis. 请问你发布的这个职位的主要任务是Verilog 编程(RTL)吗？ 我这样问是因为verilog/RTL设计属于前端设计， 而我听说灿芯只做后端设计（几年前吧），不做前端设计， 不知灿芯现在的设计能力是否已经扩展到了前端。

这个信息对我安排我的工作挺重要的，请尽快回复

谢谢！

brite

回复 5# Turbo_Jet
已回复您，感谢您对本公司的关注！