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[讨论] set_clock_latency与clock balance的作用

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发表于 2014-2-17 22:15:33 | 显示全部楼层 |阅读模式

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对于一个内部时钟,例如,分频产生的时钟。将其需要达到的模块的时钟节点设为时钟节点(creat_generate_clock方式)。
如果我要使第一个时钟的时钟数(clk1)的延迟比第二个时钟数(clk2)的延迟慢100ps,我应该如何设置?
在DC的时序约束中设 set_clock_latency 100ps -clock clk1,然后在ICC中设set_internel_clock_delay -balance_group "clk1 clk2",
这样能够达到预期的结果呢?

另外,clock balance是否指的是综合出延迟相等的时钟树呢?
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