Xilinx ISE如何获得FPGA的最大工作频率

manadar · 发表于 2014-2-16 22:27:40

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写论文，设计一个FPGA程序，如何获得这个程序的最大工作频率呢？综合报告里有Maximum Frequency，但是这个不准确。
布局布线后静态时序报告里面有没有？如何解读这个报告？
还是使用Modelsim进行布局布线后仿真？

warking · 发表于 2014-2-17 08:28:59

布局布线后的时序报告里面有最大频率，这个频率是时序计算最差的情况下的值，实际上FPGA的频率要比这个频率要稍微高一些。
具体怎么看报告吗，参考官方文档吧

manadar · 发表于 2014-2-17 10:22:32

回复 2# warking

非常感谢你，根据你的提示，看了一下官方文档，又有新的收获。

lianggui5 · 发表于 2014-3-7 21:39:53

回复 3# manadar

把你看的文档发我一份咯，我最近也在研究这个东东，跑出来的时钟跟我想要的频率差别有点大的说，我的邮箱，，
452547850@qq.com

seekerbjtu · 发表于 2014-3-8 11:35:07

最大时钟频率是考虑你所用器件的仿真模型结合你的设计能达到的最大频率，实际的器件应该都能比这个值跑得高一点，再者，你所获得的频率未考虑物理约束，应具体考虑最大工况下的频率。

cbg · 发表于 2015-6-8 16:48:28

到底是什么，搞不懂啊

ICstudy2015 · 发表于 2015-6-9 11:32:20

好，顶一个！！！！

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