FPGA内部IP核产生时钟同时用于输出和内部时序逻辑驱动的问题求助

prototyping

如题，使用的是Xilinx家的S6系列FPGA;在map过程中出现如下error：
ERRORlace:1205 - This design contains a global buffer instance,
   <CLK_DIV2_Inst/clkout1_buf>, driving the net, <clk_25M_OBUF>, that is driving
   the following (first 30) non-clock load pins off chip.
   < PIN: clk_25M.O; >
   This design practice, in Spartan-6, can lead to an unroutable situation due
   to limitations in the global routing. If the design does route there may be
   excessive delay or skew on this net. It is recommended to use a Clock
   Forwarding technique to create a reliable and repeatable low skew solution:
   instantiate an ODDR2 component; tie the .D0 pin to Logic1; tie the .D1 pin to
   Logic0; tie the clock net to be forwarded to .C0; tie the inverted clock to
   .C1. If you wish to override this recommendation, you may use the
   CLOCK_DEDICATED_ROUTE constraint (given below) in the .ucf file to demote
   this message to a WARNING and allow your design to continue. Although the net
   may still not route, you will be able to analyze the failure in FPGA_Editor.
PIN "CLK_DIV2_Inst/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE; >



我现在照着如上的方法，在ucf中添加了PIN "CLK_DIV2_Inst/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE;
这个约束，现在工程没有error了，但是不知道这种问题是如何解决的，前来取取经！

buley

意思是你的时钟路径就不是芯片内专用时钟路径了，会有比较大的skew，这个时钟用在局部低速的简单逻辑没有问题。那条约束的意思就是时钟信号出来了不要求必须走时钟专用路径

prototyping

回复 2# buley


   恩，有可能会产生很大的skew，但是error中讲的第一个方法我没明白是什么意思呢。例化ODDR2有什么用呢？

buley

回复 3# prototyping


    看样子你是想做一个时钟输出端口，它推荐你用ODDR实现，这也是一种常用的方法，你去查一下ODDR的用法就知道了，log里面也提示的很详细，ODDR的两个输入一个接0，一个接1，把时钟接到时钟端，ODDR的输出就可以作为一个时钟输出了。