设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 对SRAM的时钟做clock gating有没有意义

发新帖

查看: 2393|回复: 3

[求助] 对SRAM的时钟做clock gating有没有意义

发表于 2014-2-14 15:53:56 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

参考dff clock-gating的做法，就是只在读或写的时候clock打开，其他时间关掉能不能省功耗？

回复

发表于 2014-2-14 16:41:03 | 显示全部楼层

能，但这个工具不能自动帮你插

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2014-2-16 16:38:56 | 显示全部楼层

需要手动插入Clock gating 单元

回复支持反对

发表于 2014-2-23 20:33:01 | 显示全部楼层

for power reduction?!

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-22 09:31 , Processed in 0.015967 second(s), 8 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表