多次例化同一个模块并传递参数的代码DC综合link报错：模块无法解析

flyingsheep · 发表于 2014-2-13 21:58:38

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小弟在一个Verilog代码中多次调用同一个模块，同时调用时传递不同参数，例如AA #(1) A1();
AA #(2) A2();
……
……
DC综合时link报错，说无法解析AA design
不知道如何解决此类问题难道调用时不能传参，只能在代码中设置参数的值吗，那样的话不是要写很多个同一模块的代码，只是其中参数不同？

求大神解答！！！

iknowzxc · 发表于 2015-12-23 15:08:03

问题解决了吗？我也遇到的相同的问题

newwalkman · 发表于 2017-11-6 14:20:20

也遇到有类似的问题，有大牛来解答一下吗？

15091547310 · 发表于 2019-4-25 17:58:53

大哥找到这个问题的解决方法了吗，求分享感激不尽

15091547310 · 发表于 2019-4-25 18:00:02

iknowzxc 发表于 2015-12-23 15:08
问题解决了吗？我也遇到的相同的问题

兄弟找到解决方法还劳烦相互分享，感激不尽

[求助] 多次例化同一个模块并传递参数的代码DC综合link报错：模块无法解析

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