直接调用库单元，但综合后的门级网表中没有体现

haimo · 发表于 2014-2-13 10:57:43

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我将verilog中的语句
assign out = sel? a : b;
替换成库里面的mux单元
MUX2SIXT1X u_mux1 (.Z(out), .A(a), .B(b), .S0(sel));

但是在综合后的.gv中发现它没有用u_mux1来实现，而是随意用
MUX2SIXT1X U833 (.Z(out), .A(a), .B(b), .S0(n336));实现

因为我想对sel进行约束，所以必须用固定cell名，要不人每次综合的U833都变，无法实现约束。

谢谢。

haimo · 发表于 2014-2-17 16:43:11

gv中还有很多这样的mux：MUX2SIXT1X，有童鞋说给打平了，请大家看看。
如果在你们的verilog中修改，看是不是也出现这样的情况

stephen_0921 · 发表于 2014-2-17 17:09:45

set_dont_touch ?

haimo · 发表于 2014-2-19 09:15:00

解决方法就是，打包

[求助] 直接调用库单元，但综合后的门级网表中没有体现

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