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我将verilog中的语句
assign out = sel? a : b;
替换成库里面的mux单元
MUX2SIXT1X u_mux1 (.Z(out), .A(a), .B(b), .S0(sel));
但是在综合后的.gv中发现 它没有用u_mux1来实现,而是随意用
MUX2SIXT1X U833 (.Z(out), .A(a), .B(b), .S0(n336));实现
因为我想对sel进行约束,所以必须用固定cell名,要不人每次综合的U833都变,无法实现约束。
谢谢。 |