设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › lvds后仿问题

发新帖

查看: 1359|回复: 0

[求助] lvds后仿问题

发表于 2014-2-12 23:25:27 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

在用quartusii8.0时，最终生成的 .vo网表文件顶层没有差分信号的负端口。在用quartusii12.0时，最终生成的 .vo网表文件顶层有差分信号的负端口(就是那些类似"\lvds_clk(n)"等信号)。
（我在写设计文件(verilog)的时候顶层是没有这些互补端口的。）
请问以上两个差异是不是在quartusii中有设置？有大神用过请教教在哪设置！

LVDS, netlist, 差分互补端口

相关帖子

回复

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-18 13:57 , Processed in 0.014857 second(s), 8 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表