rtl中dft设计考虑

analogworld · 发表于 2014-1-13 17:23:37

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在进行rtl设计阶段，是否需要考虑dft问题，在rtl阶段避免dft violation问题？望指教！

AstPower · 发表于 2014-1-14 10:25:00

在RTL中，所有时钟和复位信号要用MUX，当SCAN MODE是高时，SCAN时钟和复位信号有效。

small_wood · 发表于 2014-1-28 22:06:11

最近我也在看这一块，我的理解是要肯定是要考虑的。

主要还是看做什么，比如说at-speed test需要考虑ccb， reset tree和clock tree开始也要把dft考虑进去，楼上说的scan mode是怎么解释呢？需要单独的MODESELECT的pad吗？工具会生成tcb的吧，还是希望有专家给点提示：）

jacobshen · 发表于 2014-1-29 10:15:38

这方面知识欠缺，学习

small_wood · 发表于 2014-1-29 10:55:15

这方面知识欠缺，学习
jacobshen 发表于 2014-1-29 10:15

登录/注册后可看大图

别光学习啊，也分享下你的理解：）

xjwedh · 发表于 2014-2-9 08:51:24

这方面也慢慢都放到前端做了，以前都是后端的事！

zhangjirong · 发表于 2014-2-27 11:43:54

请问，如果要加入DFT设计的话，RTL阶段的设计，可以同时使用时钟的双边沿吗？一些资料说是不允许的，那么如果使用了呢，会有什么影响呢？

Tony0229 · 发表于 2022-7-4 13:21:54

求解

thjan65 · 发表于 2022-11-16 23:13:57

本帖最后由 thjan65 于 2022-11-16 23:34 编辑

zhangjirong 发表于 2014-2-27 11:43
请问，如果要加入DFT设计的话，RTL阶段的设计，可以同时使用时钟的双边沿吗？一些资料说是不允许的，那么如 ...

RTL 出現某些地方用 @(posedge clock) 某些地方用 @(negedge clock). 這是可以的.
如果DFT compiler時, 使用MIX EDGE 選項, 則 tool 會自動處理.

但某些人偏好要求Scan chain pre/post sim時, D-FF 輸出都是 posedge.
這就需要一些技巧了, 個人看過以下二種做法.

(1)
assign CLK = dft_mode ? dft_clk : CLK_in;
assign CLK_n = dft_mode ? dft_clk : ~CLK_in;
原來的always @(negedge CLK) 此時改寫成 always @(posedge CLK_n)

(2)
assign CLK1 = dft_mode ? ~dft_clk : CLK_in;
原先的always @(negedge CLK) 此時改寫為always @(negedge CLK1)

[求助] rtl中dft设计考虑

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