从事模拟设计多年的人，求助一个数字初级问题。

ypdzq

我写了一段Verilog的代码，可以实现你说的功能：
因为你是32KHz的时钟，所以当脉冲宽度小于1/32kHz时，有可能采样不到！

`define time_1ms 32                //32KHz system clock

module signal_process( clk, rst, din, dout );

        input clk;
        input rst;
        input din;
        output dout;
       
        reg dout;
        reg [1:0] state;
        reg [5:0] cnt_high;
        reg [5:0] cnt_low;
       
        //*******************************************************************************************
        //state transfer: input(state and din), output(state)
        //*******************************************************************************************
        always @( posedge clk )
                if(rst)        begin
                        state <= 2'd0;
                        cnt_high <= 6'd0;
                        cnt_low <= 6'd0;
                end
                else begin
                        case(state)
                                2'd0:        begin
                                                        if(din)        begin
                                                                cnt_low <= 6'd0;
                                                                if(cnt_high == `time_1ms)        begin
                                                                        cnt_high <= 6'd0;
                                                                        state <= 2'd1;
                                                                end
                                                                else
                                                                        cnt_high <= cnt_high + 1'b1;
                                                        end
                                                        else        begin
                                                                cnt_high <= 6'd0;
                                                                if(cnt_low == `time_1ms)        begin
                                                                        cnt_low <= 6'd0;
                                                                        state <= 2'd2;
                                                                end
                                                                else
                                                                        cnt_low <= cnt_low + 1'b1;
                                                        end
                                                end
                                2'd1:        begin
                                                        if(!din)        begin
                                                                cnt_high <= 6'd0;
                                                                if(cnt_low == `time_1ms)        begin
                                                                        cnt_low <= 6'd0;
                                                                        state <= 2'd2;
                                                                end
                                                                else
                                                                        cnt_low <= cnt_low + 1'b1;
                                                        end
                                                        else        begin
                                                                cnt_low <= 6'd0;
                                                        end
                                                end
                                2'd2:        begin
                                                        if(din)        begin
                                                                cnt_low <= 6'd0;
                                                                if(cnt_high == `time_1ms)        begin
                                                                        cnt_high <= 6'd0;
                                                                        state <= 2'd1;
                                                                end
                                                                else
                                                                        cnt_high <= cnt_high + 1'b1;
                                                        end
                                                        else        begin
                                                                cnt_high <= 6'd0;
                                                        end
                                                end
                                default:        ;
                        endcase
                end
       
        //*******************************************************************************************
        //give a value to dout according to state
        //*******************************************************************************************
        always @( posedge clk )
                if(rst)
                        dout <= 1'b0;
                else       
                        case(state)
                                2'd0:                dout <= 1'b0;
                                2'd1:                dout <= 1'b1;
                                2'd2:                dout <= 1'b0;
                                default:        ;
                        endcase

endmodule

波形1

ypdzq

另外，就是当既检测不到高电平超过1MS，也检测不到低电平超过1ms时，默认输出为0

smartbear_06

你自己摆一个gate级的电路应该不难吧，用counter去数就行，input的边沿作为counter的reset信号

icfriend

感谢诸位的回答，非常感谢

mikeppq

用32k时钟和RS触发器做一个计数器，计数器在in信号变化和计数满1ms时reset，同时计数满1ms时输出out信号。

hanteng123

很好的资料

towardt

用32KHz的时钟对输入信号进行采样，使用两个计数器，一个计数器重复计数0-31，另外一个计数器为采样到的高电平个数，每32个时钟周期将计数个数存储，使用组合逻辑进行判断，由于信号有干扰，因此可以定收到高电平个数在25-32个时输出1，高电平个数在0-5输出为低，其余情况可以自定义，用verilog语言很好写的

vistaman

杀鸡焉用牛刀？最简单的，加二级滤波吧。

mmffss2007

路过~~~~~

Divs

过来看看 都忘光了