初学者——关于异或门毛刺的问题

waylight · 发表于 2007-10-14 16:33:17

原帖由 zyz013920 于 2007-3-10 22:14 发表
谢谢版主和apex回答我的问题。还有第三个问题啊！
我还是想问，版主的例子里面异或门的输入是触发器输出的两个信号，这两个信号同时到达的，但是假如现在是两级异或门组成的三输入的逻辑电路。首先是两个异或一 ...

只要时间足够长，就不会有毛刺或亚稳态吧。这个要看你的设计频率和实际电路延时的。

zlmdmeail_80 · 发表于 2007-10-14 21:56:12

你如果真的担心毛刺造成的影响的话，可以在做电路版图的时候添加一些电容来避免吧？其实我觉得只要你的设计是满足设计规范的时序要求的话就不用担心这个问题的啊！

liwei199494 · 发表于 2007-10-26 10:38:19

共同受益哈

lxgherb · 发表于 2007-10-31 10:41:09

仔细学习！仔细思考！

ecse · 发表于 2007-11-1 17:44:19

vsim +notimingcheck

emmyundf · 发表于 2012-7-18 16:15:53

回复 1# zyz013920

楼主想得比较深入啊，赞

jumphigh1987 · 发表于 2012-8-21 13:36:55

学习了！

守正出奇 · 发表于 2023-2-9 20:07:14

学习一下

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