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查看: 4311|回复: 9

[求助] 关于综合时门控单元的选择

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发表于 2013-12-17 22:16:13 | 显示全部楼层 |阅读模式

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在论坛里下了smic的.18工艺库,发现库里面的标准单元没有基于latch的门控单元,如果综合和后端实现时想使用基于latch的门控单元该怎么做啊?是自己建一个module,然后例化latch和nand2来做一个module吗?
发表于 2013-12-18 15:27:07 | 显示全部楼层
没想到smic .18的也没有ICG啊?那几在RTL里编写基于latch‘的门控逻辑吧
发表于 2013-12-20 10:16:48 | 显示全部楼层
回复 1# sunhui_asic

相应回答:   
http://www.eetop.cn/blog/967917/spacelist-blog.html
发表于 2013-12-20 17:23:29 | 显示全部楼层
ICC 应该自己会组成一个ICG吧? 难道不行?
 楼主| 发表于 2013-12-21 10:40:23 | 显示全部楼层
回复 3# shaneami


    多谢版主:)
还有些不清楚,版主是否清楚:
1.如果标准单元中没有基于latch的门控单元的话,你的意思是直接写一个module,这个module例化标准单元中的latch和与门吧?然后其他部分需要使用基于latch的门控单元时,直接例化这个module吧。但是有点不明白的是逻辑综合和后端实现时需要对这个module做什么constraint啊?能够介绍下相应经验或需要注意的事项啊;
2.除了第一种情况之外,如果我想让综合工具在优化电路时,如果优化power需要使用门控单元的时候,就直接使用自己写的module,即我想设置set_clock_gating_style 中调用的ICG是我自己写的module,因为之前看到的约束都是set_clock_gating_style 标准单元库中ICG单元这种格式,请问这样子的话该怎么约束?
 楼主| 发表于 2013-12-21 10:43:03 | 显示全部楼层
回复 4# 小干爹z2z


    这个我用的工具是DC,我会再实验一下,看工具能否自己组合出基于latch的门控单元。
另外如果我自己写一个module,例化标准单元库中的latch和与门,从而实现基于latch的门控单元,DC在优化时只使用我写的这个module去做ICG单元用,请问有否建议啊。
发表于 2013-12-21 10:49:24 | 显示全部楼层
lihai ,budong bangding
发表于 2013-12-21 10:50:43 | 显示全部楼层
zhuang qian hao de
发表于 2013-12-23 15:26:06 | 显示全部楼层
回复 5# sunhui_asic

关于第一个问题:
1.为了防止门控后的时钟出现glitch,你需要控制门控信号和时钟信号的时序关系,也就是要对门控与门的setup 和 hold的时序要求。
关于第二个问题:
我想问的是你的插入时钟门控的地方是局部的(指在clock source的根后面插入门控单元)还是全局的(在所有有enable的leaf位置插入时钟门控)?
若是局部的,你可以显示指定对门控cell(如与门,就是你在网单中写的门控cell)做setup、hold检查。
若是全局的,你可以用对某个CLOCK做门控的setup和hold的检查,它会自己产生基于latch的门控单元,但是不是你写的门控单元。
你做个试验看看.
发表于 2017-1-8 21:00:30 | 显示全部楼层
请问楼主,我现在也遇到了类似的问题,但是我看了FAQ说对自己手动插入的门控set_disable_clock_gating_check,请问需不需要check,但是check了之后我report_clock_gating,报告中显示没有门控插入。请问怎么才能让DC知道是门控
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