请教有关流水线ADC级间电路的连接问题

w98211012 · 发表于 2007-3-7 15:11:20

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参与流水线ADC项目设计已经有快2个月了,各个子模块设计已经完成,而且仿真都已经通过.现在就是将两级连接在一起时候,级间的信号出现严重的衰减,设计了高速的Buffer,用来隔离级间的干扰,效果是有一点,不过还是解决不了!不知道有没有高手帮忙给点建议,,,先谢了!
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hyy95120 · 发表于 2007-3-7 16:12:05

你仿真时加了Load吗？

humphreyyu · 发表于 2007-3-13 18:30:10

如果仿真的时候加好负载，应该不会发生这个问题才对

zhanweisu27 · 发表于 2007-3-14 13:45:49

仿真时如果根据情况考虑容性、阻性负载应该不会出现这样的情况

见过的电路很多并不需要buffer

w98211012 · 发表于 2007-3-14 16:45:04

负载当然+了,,,原因在于时钟的问题,,,采样保持电路在保持的时候,clk2为高电平;而MDAC也在clk2为高电平的时候,起采样,乘法,减法的作用,,此时,,串绕的问题就出现了,,,,理论上+个高速的buffer可以解决,,,不过这个buffer要消耗很大的功耗,,,

h1_x2_r3 · 发表于 2007-3-16 09:36:35

顶起!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

shirullan · 发表于 2007-3-16 10:06:54

每一步都要仔细呀！

hyy95120 · 发表于 2007-3-16 10:46:11

你的时钟能承受多大负载？你用的是理想时钟还是生成的时钟？

原帖由 w98211012 于 2007-3-14 16:45 发表
负载当然+了,,,原因在于时钟的问题,,,采样保持电路在保持的时候,clk2为高电平;而MDAC也在clk2为高电平的时候,起采样,乘法,减法的作用,,此时,,串绕的问题就出现了,,,,理论上+个高速的buffer可以解决,,,不过这个b ...

w98211012 · 发表于 2007-3-21 15:55:43

时钟,当然是生成的了,,,,不过问题解决了,,,,谢谢大家的关注!!!

sevid · 发表于 2007-3-25 22:54:51

THANKS FOR YOUR SHARE!

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