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[求助] cdl in 将网表导入产生电路

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发表于 2013-12-12 15:50:32 | 显示全部楼层 |阅读模式

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cdl in 将网表导入产生电路的时候,在没有map文件的时候所有的管子变成pfet了,有map文件的时候所有的管子变成P管了,这个怎么解决啊?
 楼主| 发表于 2013-12-13 16:35:16 | 显示全部楼层
有遇到这样的情况的前辈吗?
发表于 2013-12-17 20:52:47 | 显示全部楼层
写一个M安排file就好了!
 楼主| 发表于 2013-12-18 09:00:31 | 显示全部楼层
“写一个 M 安排file就好了”
这个是什么文件啊?
我用的是Map文件啊,这个文件我写过没搞定,
我的map文件中有一句是这样的:
devMap := pfet mp
  devMap := nfet mn
这样导出来的电路,出现了mp 和pfet管子,所有的mn管子变成pfet了
发表于 2013-12-18 20:48:59 | 显示全部楼层
应该要把它的衬底类型也一起定义吧
 楼主| 发表于 2013-12-19 09:27:19 | 显示全部楼层
定义管子类型:propMatch :=  subtype mn
                    propMatch :=  subtype mp

加个没有用的,效果跟没加一样
 楼主| 发表于 2013-12-19 10:09:15 | 显示全部楼层
我的map 文件是这样的

devMap :=  pfet mp
propMap := W w L l M m
addProp := model mp
propMatch := subtype mp

devMap := nfet mn
propMap := Ww L l M m
addProp := model mn
propMatch := subtype mn
导出来的电路p管变成mp(这个是正确的),n管变成pfet(这个出问题了)
帮忙看看哪里出问题了
发表于 2020-10-13 23:02:03 | 显示全部楼层
所以这么多年过去了,问题还是没有解决。。。
发表于 2021-8-20 14:11:28 | 显示全部楼层
楼猪怎么解决的,map文件怎么弄呀
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