关于xilinx FPGA Virtex6内RapidIO核的问题

kailaoban

很急！很急！     我使用的是ISE14.1，用的是rapidIO的2代核v1.3版本，配置了4X，线速3.125G，参考时钟125MHZ,,使用ISE自带的仿真软件和modelsim10.1a仿真显示没有问题，ibert测试了硬件也没问题，但是（闭环）生成的bit文件下载到FPGA(Virtex6 系列XC6VLX240T)后，用chipscope观察发现初始化信号port_initialized和link_initialized信号总为0，不能拉高（即不能完成初始化），是license的原因吗？我有申请的评估板临时license，和基于服务器的正式license，但是不知道怎样才能算是load成功？请高人指点下。也可加我QQ:429641659私聊！谢谢了！

zcs841017

看一下有问题的信号的约束，是否有上拉，或者约束成了OD们，而外面没有上拉电阻。