请教FPGA管脚测速问题？？？

H.J.S

我代码是这样写的：clk为50M时钟，clk_out为一个管脚。

• module test(clk, clk_out);
• input clk;
• output clk_out;
• /*******************************/
• reg clk_out;
• reg set;
• reg [31:0]cnt;
• parameter duty = 32'D100;
• /*******************************/
• always @(posedge clk)
• begin
•         if (cnt == duty)
•                 begin
•                         cnt <= 0;
•                         set <= 1;
•                 end
•         else
•                 begin
•                         cnt <= cnt + 1;
•                         set <= 0;
•                 end
• end
• /*******************************/
• always @(posedge set)
• begin
•         clk_out <= ~clk_out;
• end
• /*******************************/
• endmodule

输出方波的频率很低，大概是1M，再大的话波形就会变了。这是正常的吗？还是测试方法有问题？
板子配置：DE2(核心是：EP2C35F672C6)，其他就没什么了。

poiu_elab

pin脚的问题 我们也遇到过