Xilinx 编译问题，求大神指点，谢谢！

zfyang1981 · 发表于 2013-11-22 22:17:54

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我的FPGA code，跑nlint OK, simulation 也OK。
但是加上usf，syn，map后就没有东西了，逻辑被优化完了。

我也没检查出什么问题，哪位大神帮忙分析下？

shiyinjita · 发表于 2013-11-24 22:27:38

回复 1# zfyang1981

你指的没有了是指什么没有了？？？信号吗？？还是？

zfyang1981 · 发表于 2013-11-25 11:17:55

回复 2# shiyinjita

就是整个design应该占用很多逻辑的，至少50%，但是map后只有1%,很不正常。我自己没检查出什么问题，看warning很奇怪，也查不出什么问题。

shiyinjita · 发表于 2013-11-25 12:02:21

回复 3# zfyang1981

这一般是你引角或者有的控制信号么有连接导致的，，，
你在synplify下看看有没有被优化掉

eaglelsb · 发表于 2013-11-25 16:37:14

简单地说，一个信号有输入PIN，也有输出PIN，你要处理的数据流是否输入、是否输出，相关的时钟模块、复位模块是否正确地生成。

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