在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
查看: 6773|回复: 7

[求助] 入门PLL

[复制链接]
发表于 2013-11-16 09:54:29 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

×
我想基于cmos设计一个CPPLL,频率在10M到300M,jitter不大于50ps,分频实现自然树连续分频,大神们有何高见
发表于 2013-11-16 23:31:01 | 显示全部楼层
频率在10M到300M 范围好宽啊 滤波器不太好实现 jitter也小
回复 支持 反对

使用道具 举报

发表于 2013-11-18 16:10:17 | 显示全部楼层
参考频率范围?VCO范围?
回复 支持 反对

使用道具 举报

发表于 2013-11-20 14:12:30 | 显示全部楼层
这个指标正常,设计的时候不会有大问题,如果jitter是RMS的话,
1,输入频率不要太低,最好是晶振,5-20MHz。
2,CMOS VCO的gain太高,设计的时候把Kv 设计在400MHz/V, tt, 25C. 就好了
3,CP的电流设定10uA比较合适,
4,loop filter的电容100p-200p都可以。 R值最好不要超过30K,否则噪声指标就会有压力。
5, pfd用meneatis 1996年paper上那种,业界最常用的。
功耗估计,如果180nm的话, pfd, divider 大约500uA,  cp大约100uA, bias什么的给200uA,VCO  500uA-1mA (300Mhz 条件)。 Total:1.5mA~1.8mA. 如果想提高噪声性能估计CP和VCO多加点电流,2.5mA 足够了
回复 支持 1 反对 0

使用道具 举报

发表于 2013-11-20 14:41:28 | 显示全部楼层
回复 4# ipmsn5

顶你
回复 支持 反对

使用道具 举报

发表于 2013-11-20 14:50:14 | 显示全部楼层
回复 4# ipmsn5


    your current budget for VCO is too much ...
回复 支持 反对

使用道具 举报

发表于 2013-11-20 15:01:18 | 显示全部楼层
我在SMIC .18um,EEPROM 工艺下做过270MHz PLL,功耗当时是1.1mA@270MHz。500uA给了VCO,jitter是15-25ps Rms。pk-pk 100--150ps.
但是频谱上VCO的噪声比较大,所以这里建议给多点VCO电流。
回复 支持 反对

使用道具 举报

发表于 2022-7-2 09:40:21 | 显示全部楼层


   
semico_ljj 发表于 2013-11-16 23:31
频率在10M到300M 范围好宽啊 滤波器不太好实现 jitter也小


这个范围肯定不在PLL fbdiv中实现,一定是PLL+post-divider
回复 支持 反对

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-10-2 23:21 , Processed in 0.015880 second(s), 3 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表