VCS仿真gate level网表文件，如何去掉时序信息让仿真更快？

eaglelsb · 发表于 2013-11-15 17:28:39

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现在用VCS仿真时，到手的已经是gate level的文件了，仿真起来速度很慢，有没有参数选项让VCS忽略掉太细层次的信息（如时延等），只跑RTL级的即可。

A1985 · 发表于 2013-11-15 17:46:19

no timing

orlye · 发表于 2013-11-15 21:31:48

加选项+notimingcheck
不过也慢的，门级网表仿起来本来就慢。

立青 · 发表于 2013-11-20 10:40:47

帮助文档里面有这个例子。。

eaglelsb · 发表于 2013-11-20 10:42:28

加选项+notimingcheck
不过也慢的，门级网表仿起来本来就慢。
orlye 发表于 2013-11-15 21:31

登录/注册后可看大图

我试过了，仿真时间和不加时基本相同，效果几乎没有。

loongik2010 · 发表于 2013-11-20 16:04:59

不会，友情帮顶

rango_1 · 发表于 2021-3-17 19:09:23

can anyone please share vcs 2020 thank you

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