请问有没有办法让verilog-a建模的运放可以直接用parameter调节它的THD?

zr3030 · 发表于 2013-11-8 14:08:14

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请问有没有办法让verilog-a写的运放可以直接用parameter调节它的THD（总谐波失真）?或者其他参数来调节它的THD？我是想在接近理想的运放中，加入一些THD来仿真。
求助各位大神！！！！！

jiang_shuguo · 发表于 2013-11-8 15:49:19

能但很费事，

zr3030 · 发表于 2013-11-12 15:13:38

回复 2# jiang_shuguo

版主大人求解！~

jiang_shuguo · 发表于 2013-11-12 15:36:05

回复 3# zr3030

我没做过，但感觉行。

zr3030 · 发表于 2013-11-12 15:38:45

回复 4# jiang_shuguo

你有什么想法么？

jiang_shuguo · 发表于 2013-11-12 15:59:44

回复 5# zr3030

用verilog列方程，然后用参数传递。运放的THD方程你有研究过？

[求助] 请问有没有办法让verilog-a建模的运放可以直接用parameter调节它的THD?