前仿加延迟是起什么作用？

hgd2zp · 发表于 2013-11-19 12:18:15

仿真实际版图电路

spirit0302 · 发表于 2013-11-24 19:33:35

3楼5楼比较接近真相，主要因为不同仿真器在同一时间点上对不同intial 或者block 块的赋值顺序处理不同，可能导致仿真结果不一样，但是现在systerm verilog 在仿真机制上有了改进，所以不需要加延时也可以。

xiaojigao · 发表于 2013-11-30 13:57:04

回复 12# spirit0302

可否详细解释一下这个机制？Thanks~~

zylxzxcyz · 发表于 2013-12-4 14:35:23

回复 12# spirit0302

是啊～～～

lunmag · 发表于 2013-12-6 22:11:49

尽量接近实际情况吧，避免一些综合后因为时序而出现的问题

emukwok · 发表于 2013-12-7 16:27:53

主要还是看波形方便~~

Holtek12 · 发表于 2014-7-12 17:17:24

簡單說, 有時還沒作到後端時, 加入延遲是避免 simulator 對於 "race condition" 處理不如預期.

matafeiye · 发表于 2014-7-13 15:56:00

最讨厌不懂装懂的人， 6 楼真相，其他的我只能呵呵了

matafeiye · 发表于 2014-7-13 16:00:47

最讨厌不懂装懂的人， 6 楼真相，其他的我只能呵呵了
matafeiye 发表于 2014-7-13 15:56

登录/注册后可看大图

其他的某些回复。。。

zhitiantian · 发表于 2014-7-14 09:32:17

感觉有个好处是tb的后仿可移植性比较好

[讨论] 前仿加延迟是起什么作用？