verilog 对同一端口用多个assign会不会冲突呀？

rop195

不行,会冲突

vongy

在项目中是不允许这样写的，数字这边只有PAD这块才能用到highZ，看LZ的对信号的命名也应该是PAD，而实现的功能是做个PIN MUX， 可以先做好MUX
这样写其实也不能保证每个仿真工具和合成工具都认为是对的，所以说能跑，只是某个工具可以跑。
case({EN5, EN4, EN3, EN2, EN1, EN0})
5‘b1????: PORT_MUX = AD5;
.......
endcase

或
case(1'b1)
EN5: PORT_MUX = AD5;
......
endcase
assign PORT = 条件有效 ？ PORT_MUX : n'hzzz...;