门级建模非门原语问题

齐小小

开始输入的代码是

1. module muxtwo (out,a,b,sl);
   
2. input a,b,sl;
   
3. output out;
   
4. not u1(ns1,sl);
   
5. and u2(sela,a,nsl);
   
6. and u3(selb,b,sl);
   
7. or  u4(out,sela,selb);
   
8. endmodule
   

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然后出来的rtl是这样



然后把not里面的nsl和sl调换，即

1. not u1(s1,nsl);
   

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得到的rtl就是正常的，即


我知道可以直接对sl取反即~sl，但是这个not原语为什么不能正常工作呢

rvnistelrooy

回复 1# 齐小小


   我用NC-verilog试过了， 你的代码生成schematic没问题，会不会是工具问题？   但是not是verilog标准里规定的原语，工具没道理不支持的。