哪位大侠贴tie high tie low cell对应的schematic，加深对功能原理的理解？

729050850 · 发表于 2013-10-4 17:54:05

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哪位大侠贴个tie high tie low cell对应的schematic，一起分析一下相应的结构功能，帮菜鸟们加深理解？

sjtusonic · 发表于 2013-10-5 22:15:57

回复 1# 729050850

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729050850 · 发表于 2013-10-6 15:12:42

本帖最后由 729050850 于 2013-10-6 15:17 编辑

下面的图，M1的栅极和漏极接在一起，M1工作在饱和区，起到有源电阻的作用，A点的电位为高电位，M2始终导通工作在线性区，OUT1输出低电平，M1、M2组成了Tielo，同理M3、M4组成了Tiehi。上面只是自己的个人理解，如有错误希望大家不吝指正
上面的图中的红线部分提到Tiehi、Tielo cell可以起到ESD的作用，相比MOS管的Gate直接用一根金属线接到Vdd/Gnd上，MOS管的Gate接到Tiehi/Tielo cell只是通过M2或M3接到Vdd/Gnd上，这种情况下可以起到ESD的作用是因为M2或M3的导通电阻可以阻碍ESD电流流入Gate进而保护Gate下面的栅氧化层吗？M2或M3的导通电阻很小，能起到ESD防护作用吗，还是怎样去理解Tiehi、Tielo cell的ESD作用？

elevenyh · 发表于 2013-10-16 15:58:31

今天也在想这个问题。
我觉得，tie cell相当于在负载晶体管的gate端接上一个电阻，当esd发生时，spike通过该电阻对负载晶体管的栅电容进行充电。此时，spike在gate端会有一个衰减。如果spike的频率很高，则衰减更明显。

729050850 · 发表于 2013-10-16 16:22:19

本帖最后由 729050850 于 2013-10-16 16:25 编辑

今天也在想这个问题。
我觉得，tie cell相当于在负载晶体管的gate端接上一个电阻，当esd发生时，spike通过 ...
elevenyh 发表于 2013-10-16 15:58

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假设电路中需要保护的Gate与OUT1或OUT2相连(实现1`b0或者1`b1)，你说的 “tie cell相当于在负载晶体管的gate端接上一个电阻”，这个电阻指的是M2或M3的沟道导通电阻吗?

elevenyh · 发表于 2013-10-22 10:53:23

回复 5# 729050850

对的。我在cadence上做了个简单的仿真，在反相器前接上tieh，然后给vdd一个很大的冲击（幅值150 V，上升、下降时间10n，宽度10n），这时候观察到gate端的电压只升到4.5v左右就稳定了，这时候在gate端可以观察到一个很大的电流（100mA左右）。tieh的导通电阻大概是1 K左右，当我把tieh电路用一个电阻来代替时，观察到的现象一致。
但是奇怪的是，如果把电阻增大至10 K，输入不变，gate端的电压仍然保持在4.5 V左右，但是gate端的电流就相应减小到十几mA了。

我不明白的是，gate端的电流是怎么产生的？似乎是漏电流的影响，但是为什么在gate电压没有大变化的时候，电流会有如此剧烈的变化。。。

lb_Mvp · 发表于 2015-4-13 10:48:58

回复 3# 729050850

您好，您写的这个资料是从哪个文件看到的呢？
谢谢

fuyouth · 发表于 2017-6-15 20:40:19

10n是经验值吧！

江湖人92 · 发表于 2019-1-16 14:32:50

floating的电位是怎么控制的？两个电路都有floating，为什么电位不一样

我诗故我在 · 发表于 2020-6-29 20:04:43

good mark

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