本帖最后由 朱立平 于 2013-9-30 06:46 编辑
這些理論不一定有用 (PSRR用 spice 大概跑一跑就好了 ) 因為那是假設MOS完全對稱的情況 實際製造完成後根本沒有對稱 因為MOS的OD(通道區域正上方的OD(poly gate 與 OD 重疊的區域),thin oxide SiO2,在晶圓廠是用乾氧化法製造 一片wafer 周圍與中心的氧化速度完全不一樣 所以OD的厚度不一 造成MOS的 tox不一致) 本身就有梯度效應 也你實際layout有很大關係是否有做matching, dummy device ? 有沒有寄生C ? 有沒有用 double guard ring (側邊隔離與底部隔離系統)? 重要是你電源(VDD, GND)要乾淨. layout上要注意 供應電流的 metal線要寬(非常非常重要,要根據 FAB 製定的 metal migration & 建議電流密度值 來定義寬度) 不然會限流與造成metal migration 供應 guard ring 的電位最好要用乾淨的電位 理論要跟實務結合才行 |