Cadence NCverilog SimVision User Guide教程

gang0924 · 发表于 2017-2-24 20:27:00

今天学习 NCSIM 谢谢

bluesmaster · 发表于 2017-3-9 06:36:00

`timescale1ns/1ns
module clkgen(fetch,clk2,clk,alu_clk);
output fetch,clk2,clk,alu_clk;
reg fetch,clk2,clk;
`define period 80
assign alu_clk = ( fetch | clk2 | clk );
initial
fork
clk=0;
clk2=1;
fetch=1;
forever #(`period/2) clk = ~clk;
forever #(`period) clk2 = ~clk2;
forever #(`period*2) fetch = ~fetch;
join
endmodule

gq101120055 · 发表于 2017-3-13 17:55:06

谢楼主分享！！！

michael_sina · 发表于 2017-3-14 12:53:30

非常感谢楼主分享

欧德布莱克曼 · 发表于 2017-4-7 15:10:00

非常感谢

yeminhua01 · 发表于 2017-4-8 10:12:52

thank you

MSES · 发表于 2017-4-24 20:23:01

好东西

edward2013 · 发表于 2017-4-28 13:34:40

谢谢分享

zengsir · 发表于 2017-5-20 09:48:23

谢谢楼主分享

jimcmwang · 发表于 2017-5-25 00:00:41

Cadence NC-Verilog Simulator Help8.2.pdf (11.12 MB)

  SimVision User Guide8.2.pdf (3.09 MB)

  Candence_NC-Verilog Simulator Tutorial.pdf (968.16 KB)

  NC-Verilog仿真详解.doc (43.5 KB)

[资料] Cadence NCverilog SimVision User Guide教程

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