ICC里面怎样只写出某个sub module（hierarchy）的netlist

microeric · 发表于 2013-9-23 19:36:47

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本帖最后由 microeric 于 2013-9-23 19:40 编辑

请教各位大神和版主：
ICC里面，write_verilog默认是将整个TOP design写出来，怎么样才可以只写出某个sub module （如sub_1）的verilog网表出来呢？（不走partition flow 哦）

liriver03 · 发表于 2013-9-23 21:47:09

指定具体的module就可以了。是不是icc也可以用write -format verilog -hier [your_design_name]

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