CDLin 如何定义端口类型？

yqk39 · 发表于 2013-9-23 16:51:22

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用cadence软件进行CDLin将sp文件转换成原理图后，发现原理图中所有的端口都被定义成了输入端口。
这个问题虽然可以手动修改，但端口数较多时比较麻烦，有没有好的解决方法啊？

andfenghui · 发表于 2013-9-23 19:46:06

我太傻了，每次看帖不回帖，以至于没有信元下载东西了

zhou_charles · 发表于 2013-12-17 21:13:03

shima?我没有这个问题的。

xuhongwei11 · 发表于 2015-1-20 11:20:40

回复 1# yqk39

关键是你的sp网表中只是包含了基本的端口名称，并没有包含对各个端口的输入输出定义，所以就算是导入，
工具也不能知道你怎么定义，[size=11.818181991577148px]所以也就没办法区分具体是输入还是输出的了。

analogg · 发表于 2015-1-21 19:04:21

回复 4# xuhongwei11
那导入之前，如何定义端口的输入输出信息呢？

xuhongwei11 · 发表于 2015-1-21 21:17:53

回复 5# analogg

这个一般不是你在网表中定义的。你可以在cadence中，自己建立一个反向器的电路，定义好输入输出及电源地的IO管脚。
然后stream out ---cdl ，导出一个cdl的网表，这个网表里面，一般的在开头就包含了对各个pin的输入输出的定义。

这样的网表，如果再导入成schematic，那么其各个pin脚的输入输出属性就会保持跟网表中一致，而且还是跟之前的电路中一致的。

所以说，你最好能有一个包含这些pin管脚输入输出属性定义的网表，否则，要是网表太多，自己挨个的将属性写进去，不太现实。

xuhongwei11 · 发表于 2015-1-21 21:23:04

回复 5# analogg

当然，要是实在是网表比较多，挨个手动的添加属性肯定不行。不过你可以写个脚本来帮助你提取并定义输入输出属性。或者在导入以后，再用skill处理一下schematic，然后再导出，再导入。

analogg · 发表于 2015-1-21 22:23:11

回复 7# xuhongwei11
嗯，谢谢。原来的standcell 电路太多了，确实无法一一手动添加PININFO信息。只好看看如何用代码自动实现了。

蒋帅 · 发表于 2020-5-29 14:52:41

xuhongwei11 发表于 2015-1-21 21:17
回复 5# analogg

在stream out 的网表中要加入什么属性定义呢？能简单讲一下，举个例子吗？

巧克力的冬天 · 发表于 2020-12-14 18:36:20

请问哪位大神有加pin 定义的脚本吗？求分享，pin太多，无法完成手动完成端口属性的修改

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