HVCMOS VGS 小于40V

tfjim · 发表于 2013-9-13 10:34:12

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求解惑：HVCMOS工艺中ＶＧＳ小于４０Ｖ　，ＶＤＳ小于４０Ｖ　．请问ＶＧＳ小于４０Ｖ怎么理解？

ruinsnku · 发表于 2013-9-13 15:43:24

VGS小于某一个值应该是防止栅氧层被击穿吧，不过你这个40V实在是有点高，不知道是什么工艺。 VDS小于某个值也是为了避免反向PN结被击穿。

semico_ljj · 发表于 2013-9-14 17:14:48

HVCMOS工艺中ＶＧＳ一般只有小于1０Ｖ　Vds 小于40V

hszgl · 发表于 2013-9-14 19:32:56

回复 3# semico_ljj

华润的厚栅氧hvmos是＜25V，Vgs和Vds都耐压40V的还真没见过。

天涯123 · 发表于 2014-2-13 10:54:45

40V好大，我现在这个只是5V

ygyg100 · 发表于 2014-2-13 11:30:55

不知道你这句话的上下语境，不清楚是为了表达什么，所以不好解释。
HVCMOS工艺，正常工作时的Vgs最大可以做到40V，不会超过40V，Vds也一样。

xiaowanzi88 · 发表于 2014-2-13 11:36:48

回复 1# tfjim

这是哪家工艺？求解！
这个工艺通常会是>0.8um的老工艺，但是非常具有成本优势。

andy2000a · 发表于 2014-2-13 20:14:09

vanguard 0.5um 40v

thick gate ..很厚可耐 40v
至於 VDS 一般操作到 44v 還能動不過一般都小心在 40v 下
但是 LAYOUT SIZE 很大..

VIS 0.35um 就變 18v /3.3

VIS 0.4um BCD 是LDMOS  5v / 24v / 60
分 5v ,  drain 耐壓看LAYOUT 可 18v /30/40/50/60v ..
還有另個加 MASK 可以做 24v gate .

各人認為 gate 耐到 20~30v 夠
VDS 反而要耐高壓些,
LED backlight driver 以前是 boost 60v => 80v => 120v ..
如果BOOST到 120v 那得 Ldmos 耐 120v
不知道那家有此制程?

TSMC 好像是 0.6um  耐高壓好像 70~80v?
多數FAB 都是發展 0.25  0.18um  但是除非是SOC  ..否則模擬設計使用 0.5um 0.35um 夠了
, 又不是一堆 logic design ..

台灣目前有UHV 能力 FAB
MAXIC
UMC
新唐
TSMC
VANGUARD
鉅晶

semico_ljj · 发表于 2014-2-14 15:14:38

nicer

kxjxxfei · 发表于 2014-2-14 20:34:32

一般很少VGS有40V那么高的吧

[求助] HVCMOS VGS 小于40V

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