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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 王磊（4-Viterbi译码器设计）

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楼主: wangl007

王磊（4-Viterbi译码器设计）

发表于 2007-5-23 22:28:08 | 显示全部楼层

砸看不见福建阿

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发表于 2007-11-3 12:23:13 | 显示全部楼层

xiexiexiexixei~~~~~~~~~

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发表于 2009-4-22 15:29:58 | 显示全部楼层

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发表于 2009-4-22 22:32:15 | 显示全部楼层

thanks

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发表于 2009-10-14 11:59:12 | 显示全部楼层

不错，正好需要

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发表于 2009-12-1 21:48:50 | 显示全部楼层

thanks & great post!

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发表于 2010-1-18 00:48:21 | 显示全部楼层

謝謝分享

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发表于 2010-1-20 19:23:39 | 显示全部楼层

1# wangl007

谢谢

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发表于 2011-2-19 15:35:09 | 显示全部楼层

是电路结构设计吗

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发表于 2011-2-24 14:38:02 | 显示全部楼层

wonderful,great support

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