DFT仿真错误求教

Numb · 发表于 2013-9-3 22:35:46

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小弟在用VCS做不带时序的DFT仿真时，发现定义的扫描链中，凡是掺有设计中function mode下的generated clock的scan chain，在shift in数据时都会出错，其他不含generated clock驱动的reg的scan chain则没有此问题。
我在插DFT时已经用定义的外部输入时钟去autofix了，并且设置了mix clocks以及插入lockup latch，插完之后用dft_drc查也是没有uncontrol reg的违例。

请问各位大神这是怎么回事？

woodhorse · 发表于 2013-9-4 17:36:25

generated clock增加了一个delta delay。你在其它clock上加上delta delay是可以了

qingwatiaowu · 发表于 2013-9-5 08:28:14

回复 2# woodhorse

楼主说的是不带时序的DFT仿真，应该只看DFT插入的功能是否实现．delta delay似乎已经考虑时序在内．

　不懂，聆听更细节的解说！

gbsid · 发表于 2013-9-5 11:18:32

vcs仿真的时候加入+tetramax +nodelay选项呢

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