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查看: 1781|回复: 2

[求助] FPGA 信号的时延问题

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linuxp
发表于 2013-9-1 16:01:33 | 显示全部楼层 |阅读模式

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请教：如何使FPGA不同输出管脚具有不同的时延呢？
如何

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shiyinjita
发表于 2013-9-2 06:14:10 | 显示全部楼层
高端的FPGA 具有延迟的IO设置
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chen851112
发表于 2013-9-2 14:37:37 | 显示全部楼层
xilinx中有IOdelay
altera应该也有
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