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现在刚刚过手一个小项目,基本的工作流程会了
但是由于也没做过设计,所以很多东西了解的不是很多
像所谓的什么VMM UVM都不完全不懂
现在虽然我们的环境也是用system verilog,但是大家好像还是用的verilog来做验证
我是想没有有必要自己弄一个开发板,学习一下。大概知道设计是怎么回事
我们一般就是用Ius仿真,还有其他一些工具像formality , prime time 什么的
设计软件我一般只是打开去里面找点想要的信息,根本不会用
我如果以后主要做验证这条路的话,我应该怎么提高自己,看什么方面的书
有没有什么可以自己业余可以学习或者动手做的东西
谢谢大神们了。。。 |
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