在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2698|回复: 3

[询问] 小弟现在刚刚开始做FPGA验证工作,感觉很吃力,怎么补充自己

[复制链接]
发表于 2013-9-1 03:28:43 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
现在刚刚过手一个小项目,基本的工作流程会了
但是由于也没做过设计,所以很多东西了解的不是很多

像所谓的什么VMM UVM都不完全不懂

现在虽然我们的环境也是用system verilog,但是大家好像还是用的verilog来做验证

我是想没有有必要自己弄一个开发板,学习一下。大概知道设计是怎么回事

我们一般就是用Ius仿真,还有其他一些工具像formality , prime  time 什么的

设计软件我一般只是打开去里面找点想要的信息,根本不会用

我如果以后主要做验证这条路的话,我应该怎么提高自己,看什么方面的书

有没有什么可以自己业余可以学习或者动手做的东西

谢谢大神们了。。。
发表于 2013-9-7 19:19:40 | 显示全部楼层
LZ看起来不想是北上广的公司啊,现在纯verilog搭环境的公司很少了。除非是小设计了
发表于 2013-9-11 14:18:49 | 显示全部楼层
SV的以后是方向了。FPGA验证我们会用nlint、modesim这些
发表于 2013-10-5 15:05:44 | 显示全部楼层
没玩过
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-26 04:23 , Processed in 0.027449 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表