读取写出DDC文件，为什么出现unresolve的design，而读verilog没有

catboyzw · 发表于 2013-8-29 10:35:56

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涛哥：
整个design分两级综合，TOP级和CHIP。我先进行TOP级的综合，TOP会写成DDC和verilog两种形式的输出，在CHIP综合的时候读入TOP的DDC在进行综合，问题来了，我在link的时候出现很多unable to resolve reference，我查看了写出的TOP级verilog，这些design是有的，尝试着读取了verilog，综合没有问题。（综合使用了designware库）。问题到底是出现在哪个环节

michaelll · 发表于 2013-8-29 14:33:59

库没有给全。

catboyzw · 发表于 2013-8-29 17:43:36

回复 2# michaelll

我两极综合的时候使用的是同样的库呀。问题在于unresolve的有一些是我TOP级下的数字的逻辑，他认为某个综合后的某个数字module没有unresolve？

spauls · 发表于 2013-9-5 04:08:56

DDC has calib issues also

[原创] 读取写出DDC文件，为什么出现unresolve的design，而读verilog没有

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