设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › fpga管脚状态

发新帖

查看: 7999|回复: 7

[求助] fpga管脚状态

发表于 2013-8-27 10:47:21 | 显示全部楼层 |阅读模式

20资产

工程中遇到总线占用的问题，希望各位大大帮忙支持一下，芯片是SPARTAN-6
1,fpga上电未配置时管脚是什么状态，是输入还是输出
2，FPGA配置过程中管脚状态只由HSWAPEN管脚控制吗？只有上拉和高阻状态？
3，管脚约束中NET "XXXXX" PULLDOWN;约束的是管脚什么时间的状态，是配置后的吗？

相关帖子

回复

发表于 2013-8-28 12:02:47 | 显示全部楼层

上电未配置为高阻态，
管脚控制很多个，有很多约束设置的，
配置完成后的状态，

EETOP创芯人才网简历投递入口

回复

发表于 2013-8-28 12:02:49 | 显示全部楼层

上电未配置为高阻态，
管脚控制很多个，有很多约束设置的，
配置完成后的状态，

回复

发表于 2013-8-28 12:03:06 | 显示全部楼层

上电未配置为高阻态，
管脚控制很多个，有很多约束设置的，
配置完成后的状态，

回复

发表于 2013-8-28 19:53:32 | 显示全部楼层

上电未配置为高阻态，
管脚控制很多个，有很多约束设置的，
配置完成后的状态，
shiyinjita 发表于 2013-8-28 12:02

登录/注册后可看大图

上电状态这个不一定，看datasheet。

EETOP创芯人才网简历投递入口

回复

发表于 2013-8-28 21:13:17 | 显示全部楼层

上电时间有很短的一段时间是弱上拉，其他时间应该是高阻。不过设计的时候应该不能依赖这个时候的状态。

EETOP创芯人才网职位发布入口

回复

发表于 2013-8-28 21:36:49 | 显示全部楼层

回复 5# 2ki

这个还没有研究过，呵呵，谢谢了啊。

EETOP创芯人才网简历投递入口

回复

发表于 2013-8-28 21:59:34 | 显示全部楼层

应该是HSWAPEN决定是悬空还是上拉吧。

EETOP创芯人才网职位发布入口

回复

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-3-10 04:53 , Processed in 0.027288 second(s), 7 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表