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查看: 18775|回复: 15

[求助] 求助关于SAR_ADC的同步与异步时序。

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发表于 2013-8-26 12:27:08 | 显示全部楼层 |阅读模式

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本帖最后由 SAR_AD 于 2013-8-26 12:46 编辑

对于同步时序,N位的SAR至少需要N+1个转换周期,那么一个采样率为10M的8位SAR_ADC,就需要90M的时钟了,这个90M的时钟是从哪里来的呢?由PLL产生吗?另外,对于这个10M采样率的SAR,给它输入的就是一个90M的时钟吗?还是说给这个SAR提供的还是10M的时钟,然后通过在SAR内部集成一个PLL(或者其它方法)再把它变成90M的时钟?

对于异步时序,我理解的是N位的SAR应该还是需要N+1个转换周期,与同步不同的就是每个转换周期的时间长度不一样。但是就算异步的每一个转换周期都比同步的要短一点,这样整个转换过程(N+1个周期)也没有节约非常多的时间啊,为什么异步的SAR就可以做到较高的采样率呢?还是说是因为对于高采样率的同步SAR,很难给它提供到一个非常高频(数倍于采样率)的时钟?
发表于 2013-8-26 13:02:44 | 显示全部楼层
建议先读paper.
同步sar 的高速时钟是由PLL产生的。
发表于 2013-8-26 13:08:34 | 显示全部楼层
同步只能按最大的cycle来定,异步则每个cycle可优化到最佳
 楼主| 发表于 2013-8-26 19:01:00 | 显示全部楼层
本帖最后由 SAR_AD 于 2013-8-26 19:05 编辑




正在看paper,时钟这里有点没搞懂。比如同样的8位10M的SAR,是不是同步的话就是由PLL给它提供一个90M(或者更高频)的时钟,异步就只用给它一个10M的时钟?
另外感觉异步sar的paper挺少的,很难找。
 楼主| 发表于 2013-8-26 19:04:34 | 显示全部楼层


同步只能按最大的cycle来定,异步则每个cycle可优化到最佳
adcer 发表于 2013-8-26 13:08



  对于1个8位的SAR,也就9个或者10个cycle吧,每个cycle都优化一些就足以让异步SAR的采样率比同步sar提高几倍甚至是十几倍吗?
发表于 2013-8-27 01:05:11 | 显示全部楼层
回复 4# SAR_AD


    是的,同步需要系统给一个高频的时钟。最近几年isscc/jssc/vlsi的sar adc 大部分都是异步的
 楼主| 发表于 2013-8-28 09:14:13 | 显示全部楼层


回复  SAR_AD


    是的,同步需要系统给一个高频的时钟。最近几年isscc/jssc/vlsi的sar adc 大部分都 ...
vdslafe 发表于 2013-8-27 01:05



     多谢了。岂不是如果想在SoC中集成一个同步SAR,那还得为了它再集成一个pll把系统时钟给倍频,这样同步SAR还有实际应用的价值么......
发表于 2013-8-28 13:06:34 | 显示全部楼层
回复 7# SAR_AD


    当然有意义,SOC 的PLL 经常有很多clock divider channel。多一个时钟又无所谓。只要功耗面积足够小,而外post divider 不算什么
 楼主| 发表于 2013-8-28 22:09:18 | 显示全部楼层


回复  SAR_AD


    当然有意义,SOC 的PLL 经常有很多clock divider channel。多一个时钟又无所谓。只 ...
vdslafe 发表于 2013-8-28 13:06



   明白了,非常感谢。
发表于 2014-10-28 09:30:48 | 显示全部楼层
请问楼主有没有异步sar相关的paper呢
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