某些模块内部的clk_gate_* cell被insert_dft替换成了带TE端的cell

jery_cn

大家好：
最近在做DFT时遇到一个问题，大概情况如下：
1.用power compiler生成了各个模块内部的clk_gate_*信号
2.DFT 设置scan chain,增强测试，但我只想模块A插入扫描链，其余的模块B不插入。
3.模块A加入扫描链成功，模块B没有加入扫描链，但模块B内部的clk_gate_* 通通被替换成了带TE端且接入test_se
问题是：如何去掉模块B内部的这个替换，因为这个东西浪费面积，也增加PR 走线难度。实在不值；个人觉得没必要加入这个端口。
尝试如下方法解决：
set_scan_element false [get_cells B]----不行
set_scan_config -exclude_element [get_cells B] ----不行
set_dft_connect -source [...] -type clock_gating_control -exclude [get_cells B] ---不行
set_dont_touch [get_cells B] ----不行
...
希望大家能给点意见参考~
或者共同讨论一下

jery_cn

希望有类似经验的TX来说说。

hzdzkjly

遇到类似的问题，我也是设置了set_scan_element false [get_cells */DFF]，但是insert_dft之后，这些DFF有一部分被替换成SDFF，有一些没有被设置成SDFF。朋友有找到解决方法吗？