比较器的相位裕度问题

zhengjq01 · 发表于 2013-8-22 16:00:36

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一直有个困惑，比较器的相位裕度，在仿真的时候是否考虑，如果考虑，需要在多大范围，我做项目很少考虑这个，有时候做久了觉得很困惑，发现自己越来越无知，望高人详细讲解。或许这个问题不是我一个人的困惑。望大家尽情讨论

jxjxhwx · 发表于 2013-8-22 16:04:19

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zhengjq01 · 发表于 2013-8-22 16:16:18

回复 2# jxjxhwx

恩，说得很对，可是我们在仿真运放的开环增益的时候也要看相位裕度，比较器是没有补偿的运放，这该如何理解。一个运放也可以做为比较器。

jxjxhwx · 发表于 2013-8-22 16:30:03

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zhengjq01 · 发表于 2013-8-22 16:44:54

回复 4# jxjxhwx
比较器是否是增益越大翻转越快呢

jxjxhwx · 发表于 2013-8-22 16:51:32

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zhengjq01 · 发表于 2013-8-22 16:55:50

回复 6# jxjxhwx
是看-3dB带宽吗?-3dB也不能说明就翻转快一点阿，在-3dB的时候仅仅存在极点而已。大侠请释惑！

jxjxhwx · 发表于 2013-8-22 17:00:42

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sodede · 发表于 2013-8-22 17:13:16

看看，kankan

kennyg8304 · 发表于 2013-8-23 06:52:35

比較器在OUTPUT掛CAPACITOR LOADING
跑AC仿真
會跑出
-3db 帶寬

-3dB所在位置代表這OPENLOOP的DOMINANT POLE
這節點的1/(R*C)最小
RC充放電最慢
因此比較器要從logic 0翻轉到logic 1,
被這RC充放電的速度給限制住了

OPENLOOP的DC GAIN代表比較器能放大幾倍
PHASE MARGIN在OPENLOOP是沒有意義的

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