如何代替功能仿真中的延时

janstina

1.在功能仿真时用到了很多#延时，最近才知道这是不能综合的延时。想问问需要怎么做才能产生相同的延时效果？

2.我现在学习感觉真的好被动，专家能否给我推荐一些这方面的资料？谢谢了！

deepfox

我也是新手阿，这是我的看法：

1. 的确，在functional simulation的时候的延时，是不可综合的。我知道的做法是，用特定的library，比如说tsmc65之类的，synthesize design生成netlist，然后用这个netlist仿真，这样的仿真会有library 所带的时序信息。关于library，可以有normal的， best case， worst case。这个可能是所谓的gate sim吧。

2. 多找找project做就好了～～

wgej1987

仿真也需要综合吗？

janstina

回复 2# deepfox



你说的tsmc65这种方法，我都没有接触过。这个也是altera方面的吗？还是用quartus和modelsim软件吗？

my2817

回复 2# deepfox


    门级仿真，你不反标SDF的话每个门的延时一般是1个timescale，
另外，写RTL的时候加上延时，只是为了让仿真好看点，如果把这些延时去掉你就仿真过不了的话，那你问题就大了，不是工具的问题，是人有问题。。。

deepfox

回复 4# janstina


  那就是一个library库，不是方法什么的。大部分仿真软件都可以用library信息，对综合后的netlist进行后仿。说的具体点，比如说你用modelsim 和 一个任意的综合工具：在你综合的时候，会有几步，其中一个就是把你的逻辑map到你指定的library中的stdcell，然后会生成一个flat的.v文件（verilog为例 ）。之后，在你后仿的时候，你就只需要载入testbench和这个.v文件，以及指定library的timing信息，这样就ok了。

gygyg

延时最好用DFF