请问verilog中定义的parameter占用什么资源？

open82977352 · 发表于 2013-8-16 11:28:35

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弱弱地问个问题，请问verilog中定义的parameter占用什么资源？
查看RTL中直接是一个数字，比方32位的parameter TEST 32‘h12345678;

是占用32根连线么？分别根据值连接到高低电平么？

open82977352 · 发表于 2013-8-21 08:08:15

没有人知道么？？

yucaoxilin · 发表于 2013-8-21 08:34:40

应该不占用资源吧……VHDL里面说静态表达式不会引入物理电路，verilog应该也是这样的吧，感觉是不是直接对数据端口初始化为高低电平……

vongy · 发表于 2013-8-21 08:52:24

parameter是给编译器看的

alenww · 发表于 2013-8-21 09:23:23

32根置为固定电平的连线

教父 · 发表于 2013-8-21 10:18:43

这个定义就和wire【7：0】 data = 8'hf 一样，就是楼上说的全都是固定电平的信号线，占用的可能就是你TIELO、TIEHI资源，相对来说较少

jacobshen · 发表于 2013-8-21 12:28:36

跟电源盒地相接

vivzzm131 · 发表于 2013-8-21 12:58:44

应该不会引入电路吧，感觉就是告诉编译器这个数是多少，或者初值是多少

open82977352 · 发表于 2013-8-22 08:21:12

谢谢楼上各位的回复，大概明白了~~~

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